LMK04832-SP时钟抖动清除器

LMK04832-SP是具有JEDEC JESD204B支持的高性能时钟调节器，适用于太空应用。

可以将PLL2的14个时钟输出配置为使用器件和SYSREF时钟来驱动七个JESD204B转换器或其他逻辑器件。SYSREF可以使用直流和交流耦合来提供。不限于JESD204B应用，这14个输出中的每一个都可以单独配置为传统时钟系统的高性能输出。

LMK04832-SP可以配置为在双PLL，单PLL或时钟分配模式下运行，无论是否生成SYSREF或重新计时。PLL2可以与内部或外部VCO一起工作。

LMK04832-SP的高性能与功率和性能之间的折衷能力，双VCO，动态数字延迟和保持功能相结合，使LMK04832-SP可以提供灵活的高性能时钟树。

LMK04832-SP采用10.9mm x 10.9mm的64引脚CFP封装。

贴片＃5962R1723701VXC
总电离剂量100 krad（无ELDRS）
SEL免疫> 120 MeV×cm 2 / mg
SEFI免疫> 120 MeV×cm 2 / mg
最大时钟输出频率：3255 MHz
多模式：双PLL，单PLL和时钟分配
6 GHz外部VCO或分配输入
2500 MHz时的超低噪声：
RMS抖动为54-fs（12 kHz至20 MHz）
64-fs RMS抖动（100 Hz至20 MHz）
–157.6-dBc / Hz本底噪声
3200 MHz时的超低噪声：
61-fs RMS抖动（12 kHz至20 MHz）
RMS抖动67-fs（100 Hz至100 MHz）
–156.5-dBc / Hz的本底噪声
锁相环2
PLL FOM为–230 dBc / Hz
PLL 1 / f为–128 dBc / Hz
鉴相器速率高达320 MHz
两个集成的VCO：2440至2600 MHz和2945至3255 MHz
多达14个差分设备时钟
CML，LVPECL，LCPECL，HSDS，LVDS和2xLVCMOS可编程输出
多达1个VCXO / XO缓冲输出
LVPECL，LVDS，2xLVCMOS可编程
1-1023 CLKout分频器
1-8191 SYSREF分频器
SYSREF时钟的25ps步进模拟延迟
设备时钟和SYSREF的数字延迟和动态数字延迟
PLL1的保持模式
PLL1或PLL2的0延迟
环境温度范围：–55°C至125°C

LMK5C33216    LMK04816    LMK04808
LMK04832-SP    LMK04906    LMK04001
LMK05318B    LMK04100    LMK04002
LMK5B12204    LMK04101    LMK04010
LMK05318    LMK04111    CDCM7005-SP
LMK04832    LMK04131    LMK04000
LMK05028    LMK04133    LMK04011
LMK04228    LMK04102    LMK04031
LMK04828-EP    LMK04110    LMK04033
LMK04616    LMK04803    CDCM7005
LMK04821    LMK04805    LMK04610
LMK04826    LMK04806    CDCE813-Q1
LMK04828        LMK04208